| Item type |
テクニカルレポート / Technical Report_02(1) |
| 公開日 |
2023-05-26 |
| タイトル |
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タイトル |
PARSアーキテクチャの詳細設計に関する一考察 |
| タイトル |
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タイトル |
The Detailed Design of the PARS Architecture |
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言語 |
en |
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言語 |
jpn |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
| 著者 |
谷川, 一哉
吉田, 哲生
児島, 彰
弘中, 哲夫
吉田, 典可
TANIGAWA, Kazuya
YOSHIDA, Tetsuo
KOJIMA, Akira
HIRONAKA, Tetsuo
YOSHIDA, Noriyoshi
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| 抄録 |
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内容記述タイプ |
Abstract |
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内容記述 |
本研究では1サイクルごとにハードウェアの構成を変更できる再構成型コンピュータとしてPARSアーキテクチャを提案している.そのPARSアーキテクチャを評価するために, PARSアーキテクチャのプロトタイプマシンをVerilog-HDLを使用して設計した.本稿ではその詳細について述べる.今回設計したプロトタイプマシンは8ビットの演算を実行する再構成型演算ユニットを72個搭載し, それらを再構成するのに必要な構成情報は4096ビットであった.また本稿では, 設計したプロトタイプマシンのVerilog-HDLの記述を使用し, 論理シミュレーションによって性能を評価した.その結果1サイクルあたりの再構成型演算ユニットの平均使用率は35%であった. |
| 抄録 |
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内容記述タイプ |
Abstract |
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内容記述 |
We have proposed the PARS Architecture as a reconfigurable computer which enables single-cycle reconfiguration. To evaluate this architecture, we design a prototype machine of the architecture with Verilog-HDL. This paper describes its details. The prototype machine comprises 72 reconfigurable execution units which execute 8 bits operations, and the code size for reconfiguration is 4096 bits. Also, this paper describes performance evaluation of the prototype machine by gate-level simulation with Verilog-HDL. The result shows the utilization of reconfigurable execution units at 1 cycle is about 35% of the number of all units. |
| 書誌情報 |
情報処理学会研究報告. 計算機アーキテクチャ研究会報告
巻 2001,
号 76,
p. 31-36
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| 出版者 |
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出版者 |
情報処理学会 |
| ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
09196072 |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AN10096105 |
| 権利 |
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権利情報 |
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| 権利 |
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| 権利 |
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権利情報 |
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| 関連サイト |
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識別子タイプ |
URI |
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関連識別子 |
http://www.ipsj.or.jp/ |
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関連名称 |
情報処理学会 |
| フォーマット |
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内容記述タイプ |
Other |
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内容記述 |
application/pdf |
| 著者版フラグ |
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出版タイプ |
VoR |
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出版タイプResource |
http://purl.org/coar/version/c_970fb48d4fbd8a85 |
110002774925.pdf (521.0 kB)
