@techreport{oai:hiroshima-cu.repo.nii.ac.jp:00001771,
 author = {谷川, 一哉 and 吉田, 哲生 and 児島, 彰 and 弘中, 哲夫 and 吉田, 典可 and TANIGAWA, Kazuya and YOSHIDA, Tetsuo and KOJIMA, Akira and HIRONAKA, Tetsuo and YOSHIDA, Noriyoshi},
 issue = {76},
 month = {2001-07-25, 2023-05-26},
 note = {application/pdf, 本研究では1サイクルごとにハードウェアの構成を変更できる再構成型コンピュータとしてPARSアーキテクチャを提案している.そのPARSアーキテクチャを評価するために, PARSアーキテクチャのプロトタイプマシンをVerilog-HDLを使用して設計した.本稿ではその詳細について述べる.今回設計したプロトタイプマシンは8ビットの演算を実行する再構成型演算ユニットを72個搭載し, それらを再構成するのに必要な構成情報は4096ビットであった.また本稿では, 設計したプロトタイプマシンのVerilog-HDLの記述を使用し, 論理シミュレーションによって性能を評価した.その結果1サイクルあたりの再構成型演算ユニットの平均使用率は35%であった., We have proposed the PARS Architecture as a reconfigurable computer which enables single-cycle reconfiguration. To evaluate this architecture, we design a prototype machine of the architecture with Verilog-HDL. This paper describes its details. The prototype machine comprises 72 reconfigurable execution units which execute 8 bits operations, and the code size for reconfiguration is 4096 bits. Also, this paper describes performance evaluation of the prototype machine by gate-level simulation with Verilog-HDL. The result shows the utilization of reconfigurable execution units at 1 cycle is about 35% of the number of all units.},
 title = {PARSアーキテクチャの詳細設計に関する一考察},
 year = {},
 yomi = {タニガワ, カズヤ and ヨシダ, テツオ and コジマ, アキラ and ヒロナカ, テツオ and ヨシダ, ノリヨシ}
}