| Item type |
テクニカルレポート / Technical Report_02(1) |
| 公開日 |
2023-05-26 |
| タイトル |
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タイトル |
PARSプログラミングモデルとPARSアーキテクチャの提案 |
| タイトル |
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タイトル |
PARS Programming Model and PARS Architecture |
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言語 |
en |
| 言語 |
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言語 |
jpn |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
| 著者 |
谷川, 一哉
弘中, 哲夫
吉田, 典可
TANIGAWA, Kazuya
HIRONAKA, Tetsuo
YOSHIDA, Noriyoshi
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| 抄録 |
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内容記述タイプ |
Abstract |
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内容記述 |
本稿では再構成型コンピュータを利用し並列実行を前提とする.PARSプログラミングモデルを提案する.PARSプログラミングモデルでは, アルゴリズムがもつ並列性を損なうことなく, ハードウェアで利用できる.またPARSプログラミングモデルに基づくPARSアーキテクチャの検討を行う.PARSアーキテクチャの検討ではハードウェアの再構成にかかる時間を短縮することに重点をおく.PARSアーキテクチャでは機能を提供する素子をALUを基に設計し, 素子間の結線方式に複数の結線で1つの接続情報を共有するBus方式を採用することにより, 再構成に必要な情報を減少させ, 再構成時間の短縮を目指す. |
| 抄録 |
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内容記述タイプ |
Abstract |
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内容記述 |
APARS(PARallel Structure)programming model suitable for parallel execution in reconfigurable computers is proposed. By using the model, it will be easer for the parallelism available in the algorithm to be directly exposed to the hardware. We also propose a PARS architecture supporting the PARS programming model. On the study of PARS architecture, our interest was focused on reducing the time of reconfiguration, to change the hardware structure. The PARS architecture reduce configuration data needed for reconfiguration, by applying a function unit organization based on ALU, and by applying bus interconnecting mechanism which share some connection configuration data with several connections, to reduce configuration time and data. |
| 書誌情報 |
情報処理学会研究報告. 計算機アーキテクチャ研究会報告
巻 2000,
号 110,
p. 37-42
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| 出版者 |
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出版者 |
情報処理学会 |
| ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
09196072 |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AN10096105 |
| 権利 |
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権利情報 |
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| 権利 |
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権利情報 |
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| 関連サイト |
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識別子タイプ |
URI |
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関連識別子 |
http://www.ipsj.or.jp/ |
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関連名称 |
情報処理学会 |
| フォーマット |
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内容記述タイプ |
Other |
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内容記述 |
application/pdf |
| 著者版フラグ |
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出版タイプ |
VoR |
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出版タイプResource |
http://purl.org/coar/version/c_970fb48d4fbd8a85 |
110002774895.pdf (640.7 kB)
