@techreport{oai:hiroshima-cu.repo.nii.ac.jp:00001760,
 author = {谷川, 一哉 and 弘中, 哲夫 and 吉田, 典可 and TANIGAWA, Kazuya and HIRONAKA, Tetsuo and YOSHIDA, Noriyoshi},
 issue = {110},
 month = {2000-11-29, 2023-05-26},
 note = {application/pdf, 本稿では再構成型コンピュータを利用し並列実行を前提とする.PARSプログラミングモデルを提案する.PARSプログラミングモデルでは, アルゴリズムがもつ並列性を損なうことなく, ハードウェアで利用できる.またPARSプログラミングモデルに基づくPARSアーキテクチャの検討を行う.PARSアーキテクチャの検討ではハードウェアの再構成にかかる時間を短縮することに重点をおく.PARSアーキテクチャでは機能を提供する素子をALUを基に設計し, 素子間の結線方式に複数の結線で1つの接続情報を共有するBus方式を採用することにより, 再構成に必要な情報を減少させ, 再構成時間の短縮を目指す., APARS(PARallel Structure)programming model suitable for parallel execution in reconfigurable computers is proposed. By using the model, it will be easer for the parallelism available in the algorithm to be directly exposed to the hardware. We also propose a PARS architecture supporting the PARS programming model. On the study of PARS architecture, our interest was focused on reducing the time of reconfiguration, to change the hardware structure. The PARS architecture reduce configuration data needed for reconfiguration, by applying a function unit organization based on ALU, and by applying bus interconnecting mechanism which share some connection configuration data with several connections, to reduce configuration time and data.},
 title = {PARSプログラミングモデルとPARSアーキテクチャの提案},
 year = {},
 yomi = {タニガワ, カズヤ and ヒロナカ, テツオ and ヨシダ, ノリヨシ}
}