| Item type |
テクニカルレポート / Technical Report_02(1) |
| 公開日 |
2023-05-26 |
| タイトル |
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タイトル |
FDUMA共有メモリ・アーキテクチャにおけるバス・アービトレーション |
| タイトル |
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タイトル |
Bus Arbitration for FDUMA Shared Memory Architecture |
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言語 |
en |
| 言語 |
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言語 |
jpn |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
| 著者 |
森垣, 利彦
弘中, 哲夫
児島, 彰
藤野, 清次
MORIGAKI, Toshihiko
HIRONAKA, Tetsuo
KOJIMA, Akira
FUJINO, Seiji
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| 抄録 |
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内容記述タイプ |
Abstract |
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内容記述 |
近年, プロセッサとDRAMを1つのLSI上に混載することでメモリバンド幅を広げる研究が行われている. しかし, この方法ではベクトル処理的な用途以外では得られるメモリバンド幅を有効に活用できず, On Chip Multiprocessorなどの共有メモリとして利用しにくい. そこで我々はこの問題を解決するメモリ・アーキテクチャとして, FDUMAマルチポートメモリシステムを提案している. 本稿では, 現在開発中であるFDUMAメモリシステムの試作機で用いるバス・アービトレーションについて述べ, その後ソフトウェア・シミュレータによるFDUMAメモリシステムの特性評価を行う. |
| 抄録 |
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内容記述タイプ |
Abstract |
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内容記述 |
Many research are done on deriving high memory bandwidth by merging the DRAM and logic on one chip. This merged DRAM/logic chip is effective for vector-style processing. Although it is not suitable for shared memory archtecture like the On Chip Multiprocessor. We proposes an memory archtecture, FDUMA Multiport Memory System, to solve the problem. This paper describes the method of bus arbitrations, that we use to impliment the prototype FDUMA Memory System. The results of performance evaluation done by software simulation are also presented. |
| 書誌情報 |
情報処理学会研究報告. 計算機アーキテクチャ研究会報告
巻 97,
号 76,
p. 91-96
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| 出版者 |
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出版者 |
情報処理学会 |
| ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
0919-6072 |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AN10096105 |
| 論文ID（NAID） |
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関連タイプ |
isIdenticalTo |
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識別子タイプ |
NAID |
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関連識別子 |
110002774714 |
| 権利 |
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権利情報 |
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| 権利 |
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| 権利 |
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権利情報 |
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| 関連サイト |
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識別子タイプ |
URI |
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関連識別子 |
http://www.ipsj.or.jp/ |
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関連名称 |
情報処理学会 |
| フォーマット |
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内容記述タイプ |
Other |
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内容記述 |
application/pdf |
| 著者版フラグ |
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出版タイプ |
VoR |
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出版タイプResource |
http://purl.org/coar/version/c_970fb48d4fbd8a85 |
110002774714.pdf (562.6 kB)
