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アイテム
ホールド機能を考慮した順序回路のテスト容易化設計法
https://hiroshima-cu.repo.nii.ac.jp/records/1805
https://hiroshima-cu.repo.nii.ac.jp/records/1805c0763cce-4c72-42dc-a292-ec304475830c
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
110002930598.pdf (907.8 kB)
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| Item type | テクニカルレポート / Technical Report_02(1) | |||||
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| 公開日 | 2023-05-26 | |||||
| タイトル | ||||||
| タイトル | ホールド機能を考慮した順序回路のテスト容易化設計法 | |||||
| タイトル | ||||||
| タイトル | A Partial Scan Design Method for Sequential Circuits with Hold Registers | |||||
| 言語 | en | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | ホールドレジスタ | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | 無閉路順序回路 | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | 最大展開モデル | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | 組合せテスト生成 | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | 部分スキャン | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||
| 資源タイプ | technical report | |||||
| 著者 |
佐野, ちいほ
× 佐野, ちいほ× 井上, 智生× DAS, Debesh K× 藤原, 秀雄× SANO, Chiiho× INOUE, Tomoo× FUJIWARA, Hideo |
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| 抄録 | ||||||
| 内容記述タイプ | Abstract | |||||
| 内容記述 | 本稿では, ホールド機能を持つレジスタ(ホールドレジスタ)を考慮した順序回路のテスト容易化設計法を紹介する. 無閉路順序回路のテスト生成は, 全ての極大展開モデルに対して行えば十分である。そこで, 極大展開モデルが唯一となる(最大展開モデルを持つ)ような順序回路のクラスを提案する. 更に, 一般の順序回路から最大展開モデルが存在する無閉路順序回路に変更する部分スキャン設計法について, スキャンハードウェアオーバヘッドを最小にするスキャンレジスタ選択問題を定式化し, その問題を解くヒューリスティックアルゴリズムを提案する. これにより, 部分スキャン設計におけるスキャンハードウェアオーバヘッドは, 既に提案されているホールドレジスタを有する順序回路に比べ, より小さく実現可能である. | |||||
| 抄録 | ||||||
| 内容記述タイプ | Abstract | |||||
| 内容記述 | In this paper, we present a method of test generation for sequential circuits with Hold registers. Test generation can be performed for acyclic sequential circuits by using maximal time-expansion models. We propose a new class of sequential circuits which has maximum time-expansion model. In general, the hardware overhead for partial scan based on the proposed structure is smaller than that based on sequential circuits without hold registers, Furthermore, we formulate a problem for finding an optimal partial scan registers with minimum hardware overhead and we present a heuristic algorithm for the problem. | |||||
| 書誌情報 |
情報処理学会研究報告. 設計自動化研究会報告 巻 99, 号 12, p. 43-50, 発行日 1999-02-04 |
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| 出版者 | ||||||
| 出版者 | 情報処理学会 | |||||
| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AN1011091X | |||||
| 論文ID（NAID） | ||||||
| 関連タイプ | isIdenticalTo | |||||
| 識別子タイプ | NAID | |||||
| 関連識別子 | 110002930598 | |||||
| 権利 | ||||||
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| 権利 | ||||||
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| 権利 | ||||||
| 権利情報 | 本文データは学協会の許諾に基づきCiNiiから複製したものである。 | |||||
| 関連サイト | ||||||
| 識別子タイプ | URI | |||||
| 関連識別子 | http://www.ipsj.or.jp/ | |||||
| 関連名称 | 情報処理学会 | |||||
| フォーマット | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | application/pdf | |||||
| 著者版フラグ | ||||||
| 出版タイプ | VoR | |||||
| 出版タイプResource | http://purl.org/coar/version/c_970fb48d4fbd8a85 | |||||
