| Item type |
テクニカルレポート / Technical Report_02(1) |
| 公開日 |
2023-05-26 |
| タイトル |
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タイトル |
並列テスト生成におけるテストパターン数について |
| タイトル |
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タイトル |
On the Test Set Size in Parallel Test Generation |
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言語 |
en |
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言語 |
jpn |
| キーワード |
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主題 |
テスト生成 |
| キーワード |
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主題 |
並列処理 |
| キーワード |
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主題 |
マルチプロセッサ |
| キーワード |
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主題 |
故障並列法 |
| キーワード |
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主題 |
テストパターン数 |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
| 著者 |
井上, 智生
藤原, 秀雄
INOUE, Tomoo
FUJIWARA, Hideo
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| 抄録 |
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内容記述タイプ |
Abstract |
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内容記述 |
本稿では,並列テスト生成において生成されるテストパターン数について考察する.複数のプロセッサで同時にテストパターンを生成する並列テスト生成では,一台のプロセッサによる処理に比べて多くのテストパターンを生成する傾向にある.本稿では,生成されるテストパターン数とそのパターンによって検出される故障数との関係を定式化し,並列テスト生成によって生成されるテストパターン数を解析する.さらに,プロセッサ間通信の生成されるテストパターン数への影響について解析し,効果的な通信方法を示す. |
| 抄録 |
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内容記述タイプ |
Abstract |
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内容記述 |
In this paper, we consider the test set size produced in parallel test generation for logic circuits. Since in a multiple processor system, each processor generates test-patterns independently and simultaneously, the total set of test-patterns tends to be larger than that generated by a single processor system. In this paper, we formulate the relation between the number of generatd test-patterns (test set size) and the number of faults detected by the patterns, and analyze the total number of test-patterns produced in parallel test generation. Further, we analyze the influence of communication among processors on the number of test-patterns, and show an effective method of communication which can obtain a small size of test set in parallel test generation. |
| 書誌情報 |
情報処理学会研究報告. 設計自動化研究会報告
巻 93,
号 94,
p. 91-98
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| 出版者 |
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出版者 |
情報処理学会 |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AN1011091X |
| 論文ID（NAID） |
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関連タイプ |
isIdenticalTo |
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識別子タイプ |
NAID |
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関連識別子 |
110002930397 |
| 権利 |
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権利情報 |
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| 権利 |
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| 権利 |
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権利情報 |
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| 関連サイト |
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識別子タイプ |
URI |
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関連識別子 |
http://www.ipsj.or.jp/ |
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関連名称 |
情報処理学会 |
| フォーマット |
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内容記述タイプ |
Other |
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内容記述 |
application/pdf |
| 著者版フラグ |
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出版タイプ |
VoR |
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出版タイプResource |
http://purl.org/coar/version/c_970fb48d4fbd8a85 |
110002930397.pdf (667.4 kB)
