WEKO3
アイテム
平衡構造に基づく階層テストにおけるテストプラン生成法
https://hiroshima-cu.repo.nii.ac.jp/records/1745
https://hiroshima-cu.repo.nii.ac.jp/records/1745e45e5826-8d4c-4bbf-ab5f-f9f8ec53365d
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
110005716525.pdf (756.6 kB)
|
|
| Item type | テクニカルレポート / Technical Report_02(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 2023-05-26 | |||||
| タイトル | ||||||
| タイトル | 平衡構造に基づく階層テストにおけるテストプラン生成法 | |||||
| タイトル | ||||||
| タイトル | A Method of Test Plan Generation in Hierarchical Test Based on Balanced Structure | |||||
| 言語 | en | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | 階層テスト生成 | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | テストプラン | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | データパス | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | 平衡構造 | |||||
| キーワード | ||||||
| 主題Scheme | Other | |||||
| 主題 | テスト実行時間 | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||
| 資源タイプ | technical report | |||||
| 著者 |
川原, 侑大
× 川原, 侑大× 市原, 英行× 井上, 智生× KAWAHARA, Yudai× ICHIHARA, Hideyuki× INOUE, Tomoo |
|||||
| 抄録 | ||||||
| 内容記述タイプ | Abstract | |||||
| 内容記述 | 大規模集積回路に対するテスト生成を効率良く行う方法として,階層テスト生成[2],[4],[5],[7],[10]がある.従来の階層テスト生成では,レジスタ転送レベルデータパスのモジュールごとにテスト生成を行うのが一般的であった.本論文では,階層テスト生成をより効率良く行うために,平衡構造となる部分回路を階層の単位とした階層テスト生成を提案する.これにより,テストプラン生成が容易になり,またテスト実行時間の削減が期待できる.本論文では,この利点をいかし,テスト実行時間を効果的に削減するテストプランを生成するためのヒューリスティックアルゴリズムを提案する.また,実験結果では,提案手法がテスト実行時間を削減できることを示す. | |||||
| 抄録 | ||||||
| 内容記述タイプ | Abstract | |||||
| 内容記述 | Hierarchical test generation is an efficient method of test generation for VLSI circuits. Traditional hierarchical test generators perform test generation for each module in the register-transfer level circuits. In this paper, we present a hierarchical test generation method which generates test-patterns for each balanced sub-circuit. Accordingly, the method can reduce the cost of test plan generation as well as the test application time. We propose a heuristic algorithm for generating test plans which can reduce the test application time based on our hierarchical test generation method. Experimental results show that our method can effectively generate test plans with small test application time. | |||||
| 書誌情報 |
情報処理学会研究報告. SLDM, [システムLSI設計技術] 巻 2006, 号 126, p. 23-28, 発行日 2006-11-28 |
|||||
| 出版者 | ||||||
| 出版者 | 情報処理学会 | |||||
| ISSN | ||||||
| 収録物識別子タイプ | ISSN | |||||
| 収録物識別子 | 09196072 | |||||
| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AA11451459 | |||||
| 権利 | ||||||
| 権利情報 | 本著作物の著作権は（社）情報処理学会に帰属します。本著作物は著作権者である情報処理学会の許可のもとに掲載するものです。ご利用に当たっては「著作権法」ならびに「情報処理学会倫理綱領」に従うことをお願いいたします。 | |||||
| 権利 | ||||||
| 権利情報 | The copyright of this material is retained by the Information Processing Society of Japan (IPSJ). This material is published on this web site with the agreement of the author (s) and the IPSJ. Please be complied with Copyright Law of Japan and the Code of Ethics of the IPSJ if any users wish to reproduce, make derivative work, distribute or make available to the public any part or whole thereof. All Rights Reserved, Copyright (C) Information Processing Society of Japan. | |||||
| 権利 | ||||||
| 権利情報 | 本文データは学協会の許諾に基づきCiNiiから複製したものである。 | |||||
| 関連サイト | ||||||
| 識別子タイプ | URI | |||||
| 関連識別子 | http://www.ipsj.or.jp/ | |||||
| 関連名称 | 情報処理学会 | |||||
| フォーマット | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | application/pdf | |||||
| 著者版フラグ | ||||||
| 出版タイプ | VoR | |||||
| 出版タイプResource | http://purl.org/coar/version/c_970fb48d4fbd8a85 | |||||
