| Item type |
学術雑誌論文 / Journal Article(1) |
| 公開日 |
2023-02-28 |
| タイトル |
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タイトル |
低消費電力設計とそのテスタビリティに関する考察 |
| タイトル |
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タイトル |
Testability of Low Power Designed Circuits |
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言語 |
en |
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言語 |
jpn |
| キーワード |
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主題 |
CMOS論理回路 |
| キーワード |
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主題 |
ローパワー設計 |
| キーワード |
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主題 |
テスタビリティ |
| キーワード |
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主題 |
トランスダクション法 |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_6501 |
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資源タイプ |
journal article |
| 著者 |
上田, 祐彰
樹下, 行三
UEDA, Hiroaki
KINOSHITA, Kozo
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| 抄録 |
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内容記述タイプ |
Abstract |
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内容記述 |
本論文は消費電力低減化手法によって生成された論理回路のテスト容易性について考察したものである.まず,消費電力低減化手法PORTを冗長信号線の除去が可能になるように拡張した手法PORT-2を提案し,ベンチマーク回路に対する実験により冗長除去を行わない手法PORTと提案手法PORT-2との比較検討を行う.続いて,PORT-2によって変換された回路のテスト容易性について考察する.テスタビリティに関するパラメータとしては,単一縮退故障に対するテストベクトル数,回路内のパスの総数について考え,平均消費電力低減化手法によって変換された回路と,変換前の回路における各パラメータを比較した.また,回路の動作速度に影響を与えるパラメータして最長パスの長さを考え,消費電力低減化との関係についても考察した.実験結果では,PORT-2を適用することにより,単一縮退故障に対するテストベクトル数は減少するが,最長パスの長さ,パスの総数は増加することが示された.また,各パラメータに制限を加えてPORT-2を実行した結果,パスの総数を制限すると,平均消費電力の削減率が著しく低下することが示された. |
| 書誌情報 |
電子情報通信学会論文誌. D-I, 情報・システム, I-コンピュータ
巻 J79-D-1,
号 12,
p. 1030-1036,
発行日 1996-12-20
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| 出版者 |
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出版者 |
電子情報通信学会 |
| ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
0915-1915 |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AN10071319 |
| 論文ID（NAID） |
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関連タイプ |
isIdenticalTo |
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識別子タイプ |
NAID |
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関連識別子 |
110003315633 |
| 権利 |
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権利情報 |
copyright©1996 IEICE |
| 関連サイト |
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識別子タイプ |
URI |
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関連識別子 |
http://www.ieice.org/jpn/trans_online/index.html |
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関連名称 |
http://www.ieice.org/jpn/trans_online/index.html |
| フォーマット |
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内容記述タイプ |
Other |
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内容記述 |
application/pdf |
| 著者版フラグ |
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出版タイプ |
VoR |
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出版タイプResource |
http://purl.org/coar/version/c_970fb48d4fbd8a85 |
j79-d1_12_1030.pdf (498.7 kB)
