| Item type |
テクニカルレポート / Technical Report_02(1) |
| 公開日 |
2023-05-26 |
| タイトル |
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タイトル |
粗粒度再構成型PARSアーキテクチャのためのコンパイラ |
| タイトル |
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タイトル |
Development of the Compiler for PARS Architecture, a Coarse Grain Reconfigurable Architecture |
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言語 |
en |
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言語 |
jpn |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
| 著者 |
後藤, 義人
谷川, 一哉
児島, 彰
弘中, 哲夫
GOTO, Yoshito
TANIGAWA, Kazuya
KOJIMA, Akira
HIRONAKA, Tetsuo
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| 抄録 |
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内容記述タイプ |
Abstract |
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内容記述 |
従来の再構成型アーキテクチャはハードウェアのサイズを越えるプログラムは実行不可能という問題点があった.それを解決するために我々はPARSアーキテクチャを提案している.PARSアーキテクチャではプログラムをハードウェア資源に合わせて分割し,それを動的に切り替えることにより,実際のハードウェアよりも大きなサイズのプログラムを実行することが可能である.PARSアーキテクチャでプログラムを実行するにはアプリケーションをデータフローで記述し,アーキテクチャで実行できる形に変換しなければならないが,現段階ではこれを手作業で行っている.本稿ではデータフローを4つ組で表現したコードをPARS用のアセンブラ記述に変換するコンパイラについて述べ,暗号プログラムFEALのFK関数を用いて評価を行った結果を示す. |
| 抄録 |
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内容記述タイプ |
Abstract |
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内容記述 |
PARS Architecture is a coarce grain reconfigurable computer which can reconfig function units and wires every cycle. PARS Architecture can execute large scale programs which is over the limit of hardware size by dividing the program into fixed size, called "page", and swich pages dynamically. But handwork is needed to implement programs on PARS architecture, and it is inefficient. It is necessary to develop a compiler for the PARS architecture. In this paper, we show the design and implementation of the compiler for PARS architecture which translate intermediate code into assembler code for PARS architecture. Compilation results of a test program using FK function in encryption program FEAL are also shown. |
| 書誌情報 |
情報処理学会研究報告. 計算機アーキテクチャ研究会報告
巻 2002,
号 81,
p. 31-36
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| 出版者 |
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出版者 |
情報処理学会 |
| ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
09196072 |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AN10096105 |
| 権利 |
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権利情報 |
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| 権利 |
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| 権利 |
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権利情報 |
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| 関連サイト |
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識別子タイプ |
URI |
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関連識別子 |
http://www.ipsj.or.jp/ |
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関連名称 |
情報処理学会 |
| フォーマット |
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内容記述タイプ |
Other |
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内容記述 |
application/pdf |
| 著者版フラグ |
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出版タイプ |
VoR |
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出版タイプResource |
http://purl.org/coar/version/c_970fb48d4fbd8a85 |
110002775030.pdf (431.2 kB)
