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  1. テクニカルレポート
  2. 情報処理学会研究報告
  3. SLDM, [システムLSI設計技術]

無閉路可検査性に基づくテスト生成のための最適スルー木集合構成法

https://hiroshima-cu.repo.nii.ac.jp/records/1747
https://hiroshima-cu.repo.nii.ac.jp/records/1747
a1972cc4-3dc0-41b8-9174-4c4ed59df7b5
名前 / ファイル ライセンス アクション
110006533255.pdf 110006533255.pdf (726.7 kB)
Item type テクニカルレポート / Technical Report_02(1)
公開日 2023-05-26
タイトル
タイトル 無閉路可検査性に基づくテスト生成のための最適スルー木集合構成法
タイトル
タイトル An Optimization of Thru Trees for Test Generation Based on Acyclical Testability
言語 en
言語
言語 jpn
キーワード
主題 テスト生成
キーワード
主題 テスト容易化設計
キーワード
主題 無閉路可検査性
キーワード
主題 拡張無閉路可検査性
キーワード
主題 整数計画問題
資源タイプ
資源タイプ識別子 http://purl.org/coar/resource_type/c_18gh
資源タイプ technical report
著者 森永, 広介

× 森永, 広介

森永, 広介

ja-Kana モリナガ, コウスケ

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岡, 伸也

× 岡, 伸也

岡, 伸也

ja-Kana オカ, ノブヤ

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吉川, 祐樹

× 吉川, 祐樹

吉川, 祐樹

ja-Kana ヨシカワ, ユウキ

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市原, 英行

× 市原, 英行

市原, 英行

ja-Kana イチハラ, ヒデユキ

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井上, 智生

× 井上, 智生

井上, 智生

ja-Kana イノウエ, トモオ

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MORINAGA, Kohsuke

× MORINAGA, Kohsuke

en MORINAGA, Kohsuke

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OKA, Nobuya

× OKA, Nobuya

en OKA, Nobuya

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YOSHIKAWA, Yuki

× YOSHIKAWA, Yuki

en YOSHIKAWA, Yuki

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ICHIHARA, Hideyuki

× ICHIHARA, Hideyuki

en ICHIHARA, Hideyuki

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INOUE, Tomoo

× INOUE, Tomoo

en INOUE, Tomoo

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抄録
内容記述タイプ Abstract
内容記述 無閉路順序回路のクラスはτ^2-boundedであり,実用的にテスト容易と考えられている[2],[3].さらに,τ^2-boundedでありながら,無閉路順序回路より広いクラスとして,無閉路可検査順序回路[4],拡張無閉路順序回路[5]が提案されている.これらの順序回路の条件は,主にスルー機能で定義されており,一般の順序回路に対して,これらのクラスに基づくテスト容易化設計はスルー機能の付加によって実現できる.よって,そのハードウエアオーバヘッドは,従来の完全スキャン設計に比べて大きく削減できる.本研究では,与えられた順序回路が拡張無閉路可検査性を満たすために付加する必要のあるスルーコストを最小化するための最適スルー木構成法について考察する.拡張無閉路可検査性に基づくテスト容易化設計における最適スルー木集合を求める問題を定式化し,その問題を整数計画問題として表現する.実験により,本手法の有効性を示すとともに,拡張無閉路可検査性の有効性を確認する.
抄録
内容記述タイプ Abstract
内容記述 The class of acyclic sequential circuits is τ^2-bounded, i.e., acyclic sequential circuits are practically easily testable [2], [3]. Further, classes of acyclically testable sequential circuits [4] and extended acyclically testable ones [5], which are larger than that of acyclic sequential circuits, have been proposed. A key condition for acyclical/extended acyclical testability is defined mainly by means of thru functions, and hence, a given sequential circuit can be modified into such testable circuits by adding thru functions. Consequently, the DFT overhead can be reduced compared to conventional full scan design. This paper presents a method for implementing optimal thru trees which minimize the hardware cost required for extended acyclical testability of a given sequential circuits. We formulate the optimization problem on design for testability with thru trees based on extended acyclical testability, and express the formulation as an integer linear programming (ILP) model. Experimental results show the effectiveness of our formulation, and also demonstrate the effectiveness of the class of extended acyclical testability.
書誌情報 情報処理学会研究報告. SLDM, [システムLSI設計技術]

巻 2007, 号 114, p. 13-18
出版者
出版者 情報処理学会
ISSN
収録物識別子タイプ ISSN
収録物識別子 09196072
書誌レコードID
収録物識別子タイプ NCID
収録物識別子 AA11451459
権利
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関連サイト
識別子タイプ URI
関連識別子 http://www.ipsj.or.jp/
関連名称 情報処理学会
フォーマット
内容記述タイプ Other
内容記述 application/pdf
著者版フラグ
出版タイプ VoR
出版タイプResource http://purl.org/coar/version/c_970fb48d4fbd8a85
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Ver.1 2023-07-25 10:33:14.995698
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