| Item type |
学術雑誌論文 / Journal Article(1) |
| 公開日 |
2023-02-28 |
| タイトル |
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タイトル |
論理回路に対するテストコスト削減法 : テストデータ量及びテスト実行時間の削減 |
| タイトル |
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タイトル |
Test Cost Reduction for Logic Circuits : Reduction of Test Data Volume and Test Application Time |
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言語 |
en |
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言語 |
jpn |
| キーワード |
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主題 |
論理回路 |
| キーワード |
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主題 |
テストコスト |
| キーワード |
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主題 |
テストコンパクション |
| キーワード |
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主題 |
テストコンプレッション |
| キーワード |
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主題 |
テスト実行時間削減 |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_6501 |
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資源タイプ |
journal article |
| 著者 |
樋上, 喜信
梶原, 誠司
市原, 英行
高松, 雄三
HIGAMI, Yoshinobu
KAJIHARA, Seiji
ICHIHARA, Hideyuki
TAKAMATSU, Yuzo
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| 抄録 |
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内容記述タイプ |
Abstract |
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内容記述 |
論理回路の大規模化とともに,テストコストの増大が深刻な問題となっている.特に大規模な論理回路では,テストデータ量やテスト実行時間の削減が,テストコスト削減の重要な課題である.本論文では,高い故障検出率のテストパターンをできるだけ少ないテストベクトル数で実現するためのテストコンパクション技術,付加ハードウェアによるテストデータの展開・伸長を前提に圧縮を行うテストコンプレッション技術,及び,スキャン設計回路におけるテスト実行時間削減技術について概説する. |
| 書誌情報 |
電子情報通信学会論文誌. D-I, 情報・システム, I-情報処理
巻 J87-D-I,
号 3,
p. 291-307,
発行日 2004-03-01
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| 出版者 |
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出版者 |
電子情報通信学会 |
| ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
09151915 |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AA11341020 |
| 権利 |
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権利情報 |
copyright©2004 IEICE |
| 関連サイト |
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識別子タイプ |
URI |
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関連識別子 |
http://www.ieice.org/jpn/trans_online/index.html |
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関連名称 |
http://www.ieice.org/jpn/trans_online/index.html |
| フォーマット |
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内容記述タイプ |
Other |
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内容記述 |
application/pdf |
| 著者版フラグ |
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出版タイプ |
VoR |
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出版タイプResource |
http://purl.org/coar/version/c_970fb48d4fbd8a85 |
j87-d1_3_291.pdf (436.6 kB)
