| Item type |
学術雑誌論文 / Journal Article(1) |
| 公開日 |
2023-02-28 |
| タイトル |
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タイトル |
ホールド機能を考慮した順序回路の部分スキャン設計法 |
| タイトル |
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タイトル |
A Partial Scan Design Method for Sequential Circuits with Hold Registers |
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言語 |
en |
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言語 |
jpn |
| キーワード |
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主題 |
ホールドレジスタ |
| キーワード |
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主題 |
無閉路順序回路 |
| キーワード |
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主題 |
最大展開モデル |
| キーワード |
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主題 |
組合せテスト生成 |
| キーワード |
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主題 |
部分スキャン |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_6501 |
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資源タイプ |
journal article |
| 著者 |
佐野, ちいほ
三原, 隆宏
井上, 智生
K.DAS, Debesh
SANO, Chiiho
MIHARA, Takahiro
INOUE, Tomoo
K.DAS, Debesh
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| 抄録 |
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内容記述タイプ |
Abstract |
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内容記述 |
本論文では, ホールド機能をもつレジスタ(ホールドレジスタ)を考慮した順序回路の部分スキャン設計法を提案する.無閉路順序回路のテスト生成は, すべての極大展開モデルに対し, 組合せ回路用のテスト生成アルゴリズムでテスト生成を行えば十分である.そこで, 極大展開モデルが唯一となる(最大展開モデルをもつ)ような順序回路のクラスを提案する.更に, 一般の順序回路から最大展開モデルが存在する無閉路順序回路に変更する部分スキャン設計法について, スキャンハードウェアオーバヘッドを最小にするスキャンレジスタ選択問題を定式化し, その問題を解くヒューリスティックアルゴリズムを提案する.これにより, 部分スキャン設計におけるスキャンハードウェアオーバヘッドは, ホールドレジスタを含まない順序回路に比べ小さく実現可能である. |
| 書誌情報 |
電子情報通信学会論文誌. D-I, 情報・システム, I-情報処理
巻 J83-D-I,
号 9,
p. 981-990,
発行日 2000-09-25
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| 出版者 |
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出版者 |
電子情報通信学会 |
| ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
110003184532 |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AA11341020 |
| 権利 |
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権利情報 |
copyright©2000 IEICE |
| 関連サイト |
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識別子タイプ |
URI |
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関連識別子 |
http://www.ieice.org/jpn/trans_online/index.html |
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関連名称 |
http://www.ieice.org/jpn/trans_online/index.html |
| フォーマット |
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内容記述タイプ |
Other |
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内容記述 |
application/pdf |
| 著者版フラグ |
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出版タイプ |
VoR |
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出版タイプResource |
http://purl.org/coar/version/c_970fb48d4fbd8a85 |
j83-d1_9_981.pdf (574.0 kB)
