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oai:hiroshima-cu.repo.nii.ac.jp:00001241 2023-07-25T10:49:47Z 1:202

低消費電力設計とそのテスタビリティに関する考察 Testability of Low Power Designed Circuits 上田, 祐彰 ウエダ, ヒロアキ 樹下, 行三 キノシタ, コウゾウ UEDA, Hiroaki KINOSHITA, Kozo copyright©1996 IEICE CMOS論理回路 ローパワー設計 テスタビリティ トランスダクション法 application/pdf 本論文は消費電力低減化手法によって生成された論理回路のテスト容易性について考察したものである.まず,消費電力低減化手法PORTを冗長信号線の除去が可能になるように拡張した手法PORT-2を提案し,ベンチマーク回路に対する実験により冗長除去を行わない手法PORTと提案手法PORT-2との比較検討を行う.続いて,PORT-2によって変換された回路のテスト容易性について考察する.テスタビリティに関するパラメータとしては,単一縮退故障に対するテストベクトル数,回路内のパスの総数について考え,平均消費電力低減化手法によって変換された回路と,変換前の回路における各パラメータを比較した.また,回路の動作速度に影響を与えるパラメータして最長パスの長さを考え,消費電力低減化との関係についても考察した.実験結果では,PORT-2を適用することにより,単一縮退故障に対するテストベクトル数は減少するが,最長パスの長さ,パスの総数は増加することが示された.また,各パラメータに制限を加えてPORT-2を実行した結果,パスの総数を制限すると,平均消費電力の削減率が著しく低下することが示された. 電子情報通信学会 1996-12-20 jpn journal article VoR https://hiroshima-cu.repo.nii.ac.jp/records/1241 110003315633 http://www.ieice.org/jpn/trans_online/index.html http://www.ieice.org/jpn/trans_online/index.html AN10071319 0915-1915 電子情報通信学会論文誌. D-I, 情報・システム, I-コンピュータ J79-D-1 12 1030 1036 https://hiroshima-cu.repo.nii.ac.jp/record/1241/files/j79-d1_12_1030.pdf application/pdf 498.7 kB 2023-02-28